RedstoneBuilder

О проектеOverviewПро проєкт

Идея проекта: описать цифровую схему на языке вроде Verilog и получить готовую redstone-конструкцию, которую можно вставить в мир через Litematica. Компилятор разбирает HDL, синтезирует логику и раскладывает её в трёхмерном пространстве — настоящая задача place-and-route, как в проектировании микросхем.

К версии v2 добавились аналоговые провода, компараторы, симуляция отжига для размещения и роутер на A* с rip-up & reroute. Есть статический анализ задержек с детектом гонок данных, жёсткий лимит памяти и собственные коды выхода под каждую категорию ошибок. v3 принёс многобитные шины с побитовой индексацией.

По сути это маленькая EDA-система для Minecraft: парсер, синтезатор логики, размещение, маршрутизация, тайминг-анализ. Цель сборки — Minecraft Java Edition 26.1.

The idea: describe a digital circuit in a Verilog-like language and get a ready redstone build you can paste into the world via Litematica. The compiler parses the HDL, synthesises logic and lays it out in 3D — a real place-and-route problem, like chip design.

By v2 it gained analog wires, comparators, simulated-annealing placement and an A* router with rip-up & reroute. There's static timing analysis with data-race detection, a hard memory cap and dedicated exit codes per error category. v3 added multi-bit buses with bit indexing.

It's effectively a small EDA toolchain for Minecraft: parser, logic synthesis, placement, routing, timing analysis. The build target is Minecraft Java Edition 26.1.

Ідея проєкту: описати цифрову схему мовою на кшталт Verilog і отримати готову redstone-конструкцію, яку можна вставити у світ через Litematica. Компілятор розбирає HDL, синтезує логіку й розкладає її у тривимірному просторі.

До версії v2 додалися аналогові дроти, компаратори, симуляція відпалу для розміщення та роутер на A*. Є статичний аналіз затримок із детектом гонок даних. v3 приніс багатобітні шини.

По суті це маленька EDA-система для Minecraft: парсер, синтезатор логіки, розміщення, маршрутизація, тайминг-аналіз.

ОсобенностиFeaturesОсобливості

• HDL — подмножество Verilog: модули, провода, шины [3:0]
• Синтез логики и 3D place-and-route в redstone
• Два роутера: Lee и A* PathFinder с rip-up & reroute
• Размещение жадным алгоритмом или симуляцией отжига
• Статический анализ задержек, детект гонок данных
• Экспорт в формат .litematic для мода Litematica
• HDL — a Verilog subset: modules, wires, [3:0] buses
• Logic synthesis and 3D place-and-route into redstone
• Two routers: Lee and an A* PathFinder with rip-up & reroute
• Greedy or simulated-annealing placement
• Static timing analysis, data-race detection
• Exports to the .litematic format for the Litematica mod
• HDL — підмножина Verilog: модулі, дроти, шини [3:0]
• Синтез логіки та 3D place-and-route у redstone
• Два роутери: Lee та A* PathFinder
• Розміщення жадібним алгоритмом або симуляцією відпалу
• Статичний аналіз затримок, детект гонок даних
• Експорт у формат .litematic